RISC completo

Agile Analog ofrece el primer subsistema IP analógico completo para aplicaciones RISC-V en la RISC-V Summit Europe en Barcelona. El subsistema inicial incluye toda la IP analógica requerida para un sistema típico de IoT alimentado por batería, incluida una unidad de administración de energía (PMU), una unidad de administración del sueño (SMU) y convertidores de datos. Este subsistema de IP analógico único, independiente del proceso, personalizable y envuelto digitalmente ayudará a resolver muchos de los problemas que los diseñadores de System on Chip (SoC) encuentran actualmente, ya que se combina con un núcleo RISC-V para formar una solución completa.

Chris Morrison, director de marketing de productos de Agile Analog, explica: "La arquitectura RISC-V está permitiendo una oleada de nuevos desarrollos de productos SoC, y la demanda de IP más accesible y configurable está aumentando. Uno de los principales desafíos que enfrentan los diseñadores de chips digitales face está en integrar los circuitos analógicos para respaldar sus diseños de SoC".

Chris agrega: "Con nuestro subsistema de IP analógica RISC-V, es posible acceder a la IP analógica adecuada para un proceso y una fundición específicos. Luego, esto se puede integrar sin problemas con la IP digital de un proveedor de IP digital en el espacio RISC-V, lo que simplifica diseño de chips y acelerar el tiempo de comercialización de las nuevas aplicaciones RISC-V IoT. Al igual que con todos los IP analógicos ágiles, este subsistema se puede personalizar para brindar el conjunto exacto de características requeridas para la aplicación".

La IP analógica tradicional ha sido un cuello de botella importante durante muchos años, con opciones limitadas disponibles, y los diseñadores de chips han tenido dificultades para integrar múltiples bloques de IP analógica, a menudo de múltiples proveedores. El diseño y la verificación del límite de señal mixta entre analógico y digital ha sido una tarea particularmente abrumadora, ya que se sabe que lleva mucho tiempo y es costosa, y requiere herramientas y conocimientos especializados. Sin embargo, como resultado de la tecnología única de Agile Analog y el novedoso enfoque envuelto digitalmente, estos desafíos de integración y verificación pueden ser abordados y resueltos rápidamente por Agile Analog en nombre del cliente.

Este nuevo subsistema IP analógico se verifica tanto en entornos analógicos como digitales, se conecta directamente al bus periférico de la MCU y se suministra con un modelo SystemVerilog para una fácil integración en el entorno de verificación digital existente de un SoC.

Calista Redmond, directora ejecutiva de RISC-V International, comenta: "RISC-V ya se ve en más de 10 000 millones de núcleos en todo el mundo, y el ecosistema RISC-V está floreciendo. Es realmente importante que haya soluciones innovadoras como esta para ayudar a los diseñadores de chips en nuestra comunidad para acelerar la entrega de nuevas y emocionantes aplicaciones RISC-V IoT".

La macro inicial del subsistema RISC-V para aplicaciones IoT ya está disponible y consta de los siguientes subbloques:

El subsistema agilePMU es una unidad de administración de energía eficiente y altamente integrada para SoC/ASIC. Con un reinicio de encendido, múltiples reguladores de caída baja y un generador de referencia asociado, está diseñado para garantizar un bajo consumo de energía al tiempo que proporciona capacidades óptimas de administración de energía. Equipado con un controlador digital integrado, este subsistema ofrece un control preciso sobre el arranque y el apagado, admite la secuenciación del suministro y permite un voltaje de salida programable individual para cada LDO. Los monitores de estado brindan información en tiempo real sobre el estado actual del subsistema, lo que garantiza un rendimiento óptimo del sistema.

El subsistema agileSMU es una macro integrada de bajo consumo que consta de los bloques de IP esenciales necesarios para gestionar de forma segura la reactivación de un SoC desde el modo de suspensión. Por lo general, contiene un oscilador programable para la operación de SoC de baja frecuencia y RTC, una serie de comparadores de baja potencia que se pueden usar para iniciar la secuencia de activación y un reinicio de encendido que proporciona un restablecimiento de inicio sólido para el SoC. . Equipado con un controlador digital integrado, este subsistema ofrece un control preciso sobre los comandos de activación y la secuencia. Los monitores de estado brindan información en tiempo real sobre el estado actual del subsistema, lo que garantiza un rendimiento óptimo del sistema durante todo el ciclo de vida del producto.

El subsistema agileSensorIF es una macro integrada de bajo consumo que proporciona todos los analógicos necesarios para interactuar con sensores externos. Con dos ADC SAR de hasta 12 bits y 64 MSPS, un DAC de 12 bits y múltiples comparadores programables, esta interfaz de sensor proporciona todas las conexiones necesarias para interactuar con el mundo exterior. Los amplificadores y búferes de ganancia programables integrados admiten una amplia gama de sensores y sistemas externos. Está equipado con un controlador digital integrado y monitores de estado para proporcionar información en tiempo real sobre el estado actual del subsistema, lo que garantiza un rendimiento óptimo del sistema durante todo el ciclo de vida del producto.

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