TSMC se dirige al paquete de billones de transistores con 3nm, 2nm...

Ya utiliza tecnologías de chiplet y sustrato para la GPU MI300 de AMD con un troquel apilado 3D de 5 nm en un sustrato base de 6 nm con ocho chips DRAM. Pero las tecnologías se están utilizando para chips de 3 nm más grandes y complejos en un sustrato.

"Estamos cerca de esa etapa, tenemos la capacidad y no puedo anunciar el producto de un cliente", dijo hoy Kevin Zhang, vicepresidente senior de desarrollo comercial en el Simposio de tecnología de TSMC en Ámsterdam. "Pero tenemos el apilamiento de múltiples troqueles grandes y el proceso CoWoS". Parte del problema es el tiempo de ciclo más largo de la tecnología de proceso de 3 nm y el proceso CoWoS agregado para unir todo el troquel.

"3nm ya es un proceso de fabricación largo y luego tenemos que pasar por el proceso de apilamiento con más adopción de productos, veremos que el tiempo del ciclo se reduce. La tecnología de chiplet aún se encuentra en una etapa temprana".

El paso al paquete de un billón de transistores está impulsado por la próxima generación del proceso de interposición de TSMC, COWoS-L, que estará disponible el próximo año.

"Actualmente estamos desarrollando una tecnología CoWoS-L de tamaño de retícula 6x con tecnología de interposición Super Carrier", dijo Yujun Li, director de desarrollo comercial de TSMC para la División comercial de computación de alto rendimiento en el simposio. Con un tamaño de retícula de 858 mm2 (26 mm por 33 mm), esto significa que el sistema en paquete tendrá hasta 5148 mm2. Esto permite más chiplets, así como hasta 12 pilas de memoria de alto ancho de banda HBM3.

La compañía está planeando un proceso de 2nm en 2025, el primero con la arquitectura de transistores de nanoláminas, aunque la producción principal será en N2P en 2026 con energía trasera. "Nanosheet comienza en 2nm y es razonable proyectar que se usará fácilmente durante al menos un par de generaciones. Por ejemplo, usamos FinFet durante cinco generaciones, eso es más de diez años".

La compañía también planea tener un proceso de 6 nm con memoria RRAM resistiva disponible el próximo año para microcontroladores disponibles. "N6 RRAM está más lejos que 2026", dijo. "Los MCU solo se están moviendo a 16nm y, por lo general, lleva bastantes años aumentar a 28nm, probablemente 5 años y luego se moverá a 6nm". Sin embargo, las MCU con RRAM se consideran una capacidad clave para las arquitecturas zonales en la automoción.

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